ВЕ52.2 Проектиране на Цифрови Интегрални Схеми
  • Календар
  • Упражнения Verilog
    • Преместващи регистри
    • Ред на Фибоначи
    • BCD Суматор
    • Хронометър
  • Упражнения VHDL
    • Етапи на проектиране
      • 4-битов брояч
      • N-битов Брояч
      • Експеримент – 16-битов брояч с динамична индикация
    • Преместващи регистри
    • Ред на Фибоначи
      • fibo
      • Тест fibo_tb
      • Експеримент fibo_top
    • Автомат за кафе
      • cafe_top
      • cafe_control v1
      • Тест cafe_control_tb
  • Проекти и Домашни Работи
  • Лекции
  • VHDL Модели
  • Библиотека
Select Page

VHDL Модели

Библиотека от VHDL модели използвани в упражненията

Намират се в директория utils на GitHub репозиторията mpis.

VHDL Модели

  • Package mpis.vhd
  • Контролер за динамична индикация
  • Делител
  • Моновибратор
  • Краен Автомат – пример
  • Псевдо-Случайни Числа
  • Tаймер
  • Акумулатор
  • Параметризиран модел на ШИМ
  • Example – Signal vs. Variable
  • Example – Process Activation