Skip to content

ВЕ52.2 Проектиране на Цифрови Интегрални Схеми

Технически Университет София | Катедра Електронна Техника

  • Календар
  • Упражнения Verilog
  • Упражнения VHDL
    • Етапи на проектиране
      • 4-битов брояч
      • N-битов Брояч
      • Експеримент – 16-битов брояч с динамична индикация
    • Преместващи регистри
    • Ред на Фибоначи
      • fibo
      • Тест fibo_tb
      • Експеримент fibo_top
    • Автомат за кафе
      • cafe_top
      • cafe_control v1
      • Тест cafe_control_tb
  • VHDL Модели

Упражнения VHDL

VHDL Моделите за упражненията са дадени в GitHub репозиторията
https://github.com/vtchoumatchenko/mpis

 

Упражнения VHDL

  • Етапи на проектиране
    • 4-битов брояч
    • N-битов Брояч
    • Експеримент – 16-битов брояч с динамична индикация
  • Преместващи регистри
  • Ред на Фибоначи
    • fibo
    • Тест fibo_tb
    • Експеримент fibo_top
  • Автомат за кафе
    • cafe_top
    • cafe_control v1
    • Тест cafe_control_tb
ВЕ52.2 Проектиране на Цифрови Интегрални Схеми
Proudly powered by WordPress.